Project

General

Profile

Wiki » History » Version 10

Frédéric Blanc, 2023-11-23 15:52

1 9 Frédéric Blanc
h1. RedPitaya
2 1 Frédéric Blanc
3 8 Frédéric Blanc
4
*Attention il existe plusieurs version de redpitaya*
5
6
STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.)
7
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html
8 1 Frédéric Blanc
9 9 Frédéric Blanc
pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24
10 1 Frédéric Blanc
11 10 Frédéric Blanc
!clipboard-202311231551-ugmwn.png!
12
!clipboard-202311231551-evv4w.png!
13 9 Frédéric Blanc
!clipboard-202311231537-zevpq.png!
14 8 Frédéric Blanc
15 6 Frédéric Blanc
frequence max 464.037Mhz 
16
17 3 Frédéric Blanc
h2. pinout
18
19 5 Frédéric Blanc
!clipboard-202304261053-qqtl1.png!
20 3 Frédéric Blanc
!clipboard-202304251234-p78ss.png!
21
22 1 Frédéric Blanc
h2. Matlab Simulink HDL
23 2 Frédéric Blanc
24
h2. Xilinx Vivado
25
26 4 Frédéric Blanc
La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.
27
28
[[Xilink_Vivado]]
29 7 Frédéric Blanc
30
h2. Shared RAM PS (CPU) PL (FPGA)
31
32
[[Shared_RAM_CPU_FPGA]]