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Frédéric Blanc, 2023-12-01 16:04
1 | 9 | Frédéric Blanc | h1. RedPitaya |
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2 | 1 | Frédéric Blanc | |
3 | 13 | Frédéric Blanc | !clipboard-202312011541-sbukm.png! |
4 | 8 | Frédéric Blanc | *Attention il existe plusieurs version de redpitaya* |
5 | |||
6 | STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.) |
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7 | https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html |
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8 | 1 | Frédéric Blanc | |
9 | 9 | Frédéric Blanc | pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24 |
10 | 1 | Frédéric Blanc | |
11 | 10 | Frédéric Blanc | !clipboard-202311231551-ugmwn.png! |
12 | 12 | Frédéric Blanc | !clipboard-202311271003-ym5pn.png! |
13 | 9 | Frédéric Blanc | !clipboard-202311231537-zevpq.png! |
14 | 11 | Frédéric Blanc | !clipboard-202311271000-jz8ux.png! |
15 | 8 | Frédéric Blanc | |
16 | 15 | Frédéric Blanc | frequence max 464.037Mhz |
17 | 6 | Frédéric Blanc | |
18 | 14 | Frédéric Blanc | h2. OS |
19 | 1 | Frédéric Blanc | |
20 | 15 | Frédéric Blanc | h3. OS 1.04 |
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22 | Please note that you need to change the forward slashes to backward slashes on Windows. |
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25 | 16 | Frédéric Blanc | Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command. |
26 | 15 | Frédéric Blanc | |
27 | <pre><code class="shell"> |
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28 | scp red_pitaya_top.bit root@rp-xxxxxx.local:/root |
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29 | </code></pre> |
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30 | |||
31 | |||
32 | 16 | Frédéric Blanc | Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory. |
33 | 15 | Frédéric Blanc | |
34 | <pre><code class="shell"> |
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35 | redpitaya> ls |
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36 | </code></pre> |
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37 | |||
38 | |||
39 | 16 | Frédéric Blanc | Load the red_pitaya_top.bit to xdevcfg with |
40 | 15 | Frédéric Blanc | |
41 | <pre><code class="shell"> |
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42 | redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg |
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43 | </code></pre> |
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44 | |||
45 | h3. OS 2.0 |
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46 | |||
47 | Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin) |
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48 | |||
49 | <pre><code class="shell"> |
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50 | echo -n "all:{ red_pitaya_top.bit }" > red_pitaya_top.bif |
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51 | bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w |
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52 | </code></pre> |
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53 | |||
54 | |||
55 | Send the file .bit.bin to the Red Pitaya with the scp command. |
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56 | |||
57 | <pre><code class="shell"> |
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58 | scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root |
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59 | </code></pre> |
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60 | |||
61 | |||
62 | Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit.bin in the root directory. |
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63 | <pre><code class="shell"> |
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64 | |||
65 | redpitaya> ls |
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66 | </code></pre> |
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67 | |||
68 | |||
69 | Load the red_pitaya_top.bit.bin image into the FPGA: |
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70 | |||
71 | <pre><code class="shell"> |
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72 | redpitaya> /opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin |
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73 | </code></pre> |
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77 | |||
78 | 14 | Frédéric Blanc | https://redpitaya.readthedocs.io/en/latest/developerGuide/software/build/fpga/fpga.html#reprogramming-the-fpga-with-a-custom-image |
79 | |||
80 | https://github.com/RedPitaya/ |
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81 | 3 | Frédéric Blanc | |
82 | h2. pinout |
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83 | 5 | Frédéric Blanc | |
84 | 3 | Frédéric Blanc | !clipboard-202304261053-qqtl1.png! |
85 | !clipboard-202304251234-p78ss.png! |
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86 | 1 | Frédéric Blanc | |
87 | 2 | Frédéric Blanc | h2. Matlab Simulink HDL |
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89 | h2. Xilinx Vivado |
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90 | 4 | Frédéric Blanc | |
91 | La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux. |
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92 | |||
93 | 7 | Frédéric Blanc | [[Xilink_Vivado]] |
94 | |||
95 | 1 | Frédéric Blanc | h2. Shared RAM PS (CPU) PL (FPGA) |
96 | 7 | Frédéric Blanc | |
97 | 15 | Frédéric Blanc | [[Shared_RAM_CPU_FPGA]] |