RedPitaya¶

Attention il existe plusieurs version de redpitaya

STEMlab 125-14 external clock (The OS will not boot without providing an external clock.)
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html

pour modifier une STEMlab 125-14 external clock en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24

frequence max 464.037Mhz

OS¶

OS 1.04¶

Please note that you need to change the forward slashes to backward slashes on Windows.

Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.

scp red_pitaya_top.bit root@rp-xxxxxx.local:/root

Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.

redpitaya> ls

Load the red_pitaya_top.bit to xdevcfg with

redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg

OS 2.0¶

Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)

echo -n "all:{ red_pitaya_top.bit }" >  red_pitaya_top.bif
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w

Send the file .bit.bin to the Red Pitaya with the scp command.

scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root

Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit.bin in the root directory.

redpitaya> ls

Load the red_pitaya_top.bit.bin image into the FPGA:

redpitaya> /opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin

https://redpitaya.readthedocs.io/en/latest/developerGuide/software/build/fpga/fpga.html#reprogramming-the-fpga-with-a-custom-image

https://github.com/RedPitaya/

pinout¶

Matlab Simulink HDL¶

Xilinx Vivado¶

La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.

Xilink_Vivado

Shared RAM PS (CPU) PL (FPGA)¶

Shared_RAM_CPU_FPGA