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Frédéric Blanc, 2023-12-04 10:49
RedPitaya¶
Attention il existe plusieurs version de redpitaya
STEMlab 125-14 external clock (The OS will not boot without providing an external clock.)
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html
pour modifier une STEMlab 125-14 external clock en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24
frequence max 464.037Mhz
OS¶
OS 1.04¶
Please note that you need to change the forward slashes to backward slashes on Windows.
Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.
scp red_pitaya_top.bit root@rp-xxxxxx.local:/root
Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.
redpitaya> ls
Load the red_pitaya_top.bit to xdevcfg with
redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg
OS 2.0¶
Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)
echo -n "all:{ red_pitaya_top.bit }" > red_pitaya_top.bif
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w
Send the file .bit.bin to the Red Pitaya with the scp command.
scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root
Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit.bin in the root directory.
redpitaya> ls
Load the red_pitaya_top.bit.bin image into the FPGA:
redpitaya> /opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin
autre tuto:
G´en´eration du fichier crypt´e
Vivado g´en`ere par d´efaut un fichier .bit. Le pilote s’attend `a un autre format contenant un entˆete particulier. La
conversion se fait avec l’utilitaire bootgen fourni par le SDK de Vivado.
Cet outil attend un fichier .bif contenant :
1 a l l :
2 {
3 n o m d u b i t s t r e a m . b i t
4 }
qui sera ensuite fourni `a bootgen :
1 $VIVADO SDK/ b i n / bootgen −image f i c h i e r b i f . b i f −a r c h zynq −p r o c e s s b i t s t r e a m b i n
Suite `a cette commande un fichier nom du bitstream.bit.bin est cr´e´e dans le r´epertoire courant.
9.2 Flasher par utilisation directe de fpga manager
Le fichier .bit.bin doit ˆetre copi´e/d´eplac´e dans /lib/firmware.
Afin d’informer le pilote que le PL doit ˆetre flash´e, et quel bitstream utiliser, la commande suivante est `a utiliser :
1 echo " nom_du_bitstream . bit . bin " > / s y s / c l a s s / fp ga m an a ge r / f p g a 0 / f i r m w a r e
La ligne :
1 f p g a m a n a g e r f p g a 0 : w r i t i n g n o m d u b i t s t r e a m . b i t . b i n t o X i l i n x Zynq FPGA Manager
s’affichera en cas de succ`es et la LED connect´ee sur Prog done doit s’allumer (LED bleue sur la RedPitaya).
pinout¶
Matlab Simulink HDL¶
Xilinx Vivado¶
La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.
Shared RAM PS (CPU) PL (FPGA)¶
Updated by Frédéric Blanc 11 months ago · 19 revisions