Project

General

Profile

Wiki » History » Version 31

Frédéric Blanc, 2023-12-04 13:24

1 9 Frédéric Blanc
h1. RedPitaya
2 1 Frédéric Blanc
3 28 Frédéric Blanc
h2. Zynq-7000 SoC
4
5
The Zynq®-7000 family is based on the Xilinx SoC architecture. These products integrate a feature-rich dual-core or single-core ARM®
6
Cortex™-A9 based processing system (PS) and 28 nm Xilinx programmable logic (PL) in a single device. The ARM Cortex-A9 CPUs are
7
the heart of the PS and also include on-chip memory, external memory interfaces, and a rich set of peripheral connectivity interfaces.
8
9
AMD Zynq 7000 XC7Z010
10
11
*Vivado Select the device xc7z010clg400-1*
12
13
CLB Flip-Flops 35,200
14
Look-Up Tables (LUTs) 17,600
15
Logic Cells 28K
16
17 29 Frédéric Blanc
h2. Carte Redpitaya
18
19 31 Frédéric Blanc
https://redpitaya.com/
20 13 Frédéric Blanc
!clipboard-202312011541-sbukm.png!
21 8 Frédéric Blanc
*Attention il existe plusieurs version de redpitaya*
22
23
STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.)
24
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html
25 1 Frédéric Blanc
26 9 Frédéric Blanc
pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24
27 1 Frédéric Blanc
28 10 Frédéric Blanc
!clipboard-202311231551-ugmwn.png!
29 12 Frédéric Blanc
!clipboard-202311271003-ym5pn.png!
30 9 Frédéric Blanc
!clipboard-202311231537-zevpq.png!
31 11 Frédéric Blanc
!clipboard-202311271000-jz8ux.png!
32 8 Frédéric Blanc
33 15 Frédéric Blanc
frequence max 464.037Mhz
34 6 Frédéric Blanc
35 14 Frédéric Blanc
h2. OS
36 1 Frédéric Blanc
37 15 Frédéric Blanc
h3. OS 1.04
38
39
Please note that you need to change the forward slashes to backward slashes on Windows.
40
41
42 16 Frédéric Blanc
Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.
43 15 Frédéric Blanc
44
<pre><code class="shell">
45 17 Frédéric Blanc
scp red_pitaya_top.bit root@rp-xxxxxx.local:/root
46 15 Frédéric Blanc
</code></pre>
47
48
49 16 Frédéric Blanc
Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.
50 15 Frédéric Blanc
51
<pre><code class="shell">
52 17 Frédéric Blanc
redpitaya> ls
53 15 Frédéric Blanc
</code></pre>
54
55
56 16 Frédéric Blanc
Load the red_pitaya_top.bit to xdevcfg with
57 15 Frédéric Blanc
58
<pre><code class="shell">
59 17 Frédéric Blanc
redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg
60 15 Frédéric Blanc
</code></pre>
61
62
h3. OS 2.0
63
64 25 Frédéric Blanc
sur l'ordinateur où est installer *Vivado*
65 24 Frédéric Blanc
66 15 Frédéric Blanc
Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)
67
68
<pre><code class="shell">
69
echo -n "all:{ red_pitaya_top.bit }" >  red_pitaya_top.bif
70
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w
71
</code></pre>
72
73 23 Frédéric Blanc
Bootgen se trouve dans ../Vivado/2023.1/bin
74 15 Frédéric Blanc
75
Send the file .bit.bin to the Red Pitaya with the scp command.
76
77
<pre><code class="shell">
78
scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root
79
</code></pre>
80 1 Frédéric Blanc
81 27 Frédéric Blanc
sur la *redpitaya*
82 1 Frédéric Blanc
83 24 Frédéric Blanc
Now establish an SSH communication with your *Red Pitaya* and check if you have the copy red_pitaya_top.bit.bin in the root directory.
84 15 Frédéric Blanc
85 24 Frédéric Blanc
<pre><code class="shell">
86
ls
87 15 Frédéric Blanc
</code></pre>
88
89 1 Frédéric Blanc
90 15 Frédéric Blanc
Load the red_pitaya_top.bit.bin image into the FPGA:
91
92
<pre><code class="shell">
93 24 Frédéric Blanc
/opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin
94 15 Frédéric Blanc
</code></pre>
95
96
97 19 Frédéric Blanc
*autre tuto:*
98
99 20 Frédéric Blanc
Génération du fichier crypté
100 18 Frédéric Blanc
Vivado g´en`ere par d´efaut un fichier .bit. Le pilote s’attend `a un autre format contenant un entˆete particulier. La
101 20 Frédéric Blanc
conversion se fait avec l’utilitaire *bootgen* fourni par le *SDK de Vivado* .
102 1 Frédéric Blanc
Cet outil attend un fichier .bif contenant :
103 20 Frédéric Blanc
104
<pre><code class="shell">
105 21 Frédéric Blanc
a l l :
106
{
107
n o m d u b i t s t r e a m . b i t
108
}
109 20 Frédéric Blanc
</code></pre>
110
111
112
qui sera ensuite fourni à bootgen :
113
114
<pre><code class="shell">
115 26 Frédéric Blanc
../bin/bootgen −image fichierbif.bif −arch zynq −processbitstream bin
116 20 Frédéric Blanc
</code></pre>
117
118
119
Suite à cette commande un fichier nom du bitstream.bit.bin est créé dans le répertoire courant.
120
121
Flasher par utilisation directe de fpga manager
122
123
Le fichier .bit.bin doit être copié/déplacé dans /lib/firmware.
124
Afin d’informer le pilote que le PL doit être flashé, et quel bitstream utiliser, la commande suivante est à utiliser :
125
126
<pre><code class="shell">
127 1 Frédéric Blanc
echo " nom_du_bitstream.bit.bin " > /sys/class/fpga manager/fpga0/firmware
128
</code></pre>
129
130
131 20 Frédéric Blanc
La ligne :
132 21 Frédéric Blanc
<pre><code class="shell">
133
fpga-manager fpga0: writing nom_du_bitstram.bit.bin to Xilinx Zynq FPGA Manager
134
</code></pre>
135 18 Frédéric Blanc
136 21 Frédéric Blanc
s’affichera en cas de succés et la LED connect´ee sur Prog done doit s’allumer (LED bleue sur la RedPitaya).
137
138 22 Frédéric Blanc
page 34 de document:"tuto redpitaya UdFC" 
139 15 Frédéric Blanc
140 14 Frédéric Blanc
https://redpitaya.readthedocs.io/en/latest/developerGuide/software/build/fpga/fpga.html#reprogramming-the-fpga-with-a-custom-image
141
142
https://github.com/RedPitaya/
143 3 Frédéric Blanc
144
h2. pinout
145 5 Frédéric Blanc
146 3 Frédéric Blanc
!clipboard-202304261053-qqtl1.png!
147
!clipboard-202304251234-p78ss.png!
148 1 Frédéric Blanc
149 2 Frédéric Blanc
h2. Matlab Simulink HDL
150
151
h2. Xilinx Vivado
152 4 Frédéric Blanc
153
La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.
154
155 7 Frédéric Blanc
[[Xilink_Vivado]]
156
157 1 Frédéric Blanc
h2. Shared RAM PS (CPU) PL (FPGA)
158 7 Frédéric Blanc
159 15 Frédéric Blanc
[[Shared_RAM_CPU_FPGA]]