RedPitaya¶

• Table of contents
• RedPitaya
  • Zynq-7000 SoC
  • Carte Redpitaya
  • OS
    • OS 1.04
    • OS 2.0
    • bitstream de test
  • pinout
  • Matlab Simulink HDL
  • Xilinx Vivado
  • Shared RAM PS (CPU) PL (FPGA)

Zynq-7000 SoC¶

The Zynq®-7000 family is based on the Xilinx SoC architecture. These products integrate a feature-rich dual-core or single-core ARM®
Cortex™-A9 based processing system (PS) and 28 nm Xilinx programmable logic (PL) in a single device. The ARM Cortex-A9 CPUs are
the heart of the PS and also include on-chip memory, external memory interfaces, and a rich set of peripheral connectivity interfaces.

AMD Zynq 7000 XC7Z010

Vivado Select the device xc7z010clg400-1

CLB Flip-Flops 35,200
Look-Up Tables (LUTs) 17,600
Logic Cells 28K

Carte Redpitaya¶

https://redpitaya.com/

Attention il existe plusieurs version de redpitaya

STEMlab 125-14 external clock (The OS will not boot without providing an external clock.)
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html

pour modifier une STEMlab 125-14 external clock en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24

connecteur E1 défini dans le fichier de constraint redpitaya.xdc
exp_n_tri_io [0..7] (G18,H17,H18,K18,L15,L16,J16,M15)
exp_p_tri_io [0..7] (G17,H16,J18,K17,L14,L17,K16,M14)
exp_p_trg (M14) exp_p_tri_io⁷
exp_n_alex [0..3]

exp_n_tri_io[1.1] correspond a DIO1_N
frequence max 464.037Mhz

OS¶

OS 1.04¶

Please note that you need to change the forward slashes to backward slashes on Windows.

Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.

scp red_pitaya_top.bit root@rp-xxxxxx.local:/root

Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.

redpitaya> ls

Load the red_pitaya_top.bit to xdevcfg with

redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg

https://redmine.laas.fr/attachments/download/4691/STEMlab_125-xx_OS_1.04-18_stable.img.zip

OS 2.0¶

sur l'ordinateur où est installer Vivado

Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)

echo -n "all:{ red_pitaya_top.bit }" >  red_pitaya_top.bif
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w

Bootgen se trouve dans ../Vivado/2023.1/bin

Send the file .bit.bin to the Red Pitaya with the scp command.

scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root

sur la redpitaya

Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit.bin in the root directory.

ls

Load the red_pitaya_top.bit.bin image into the FPGA:

/opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin

autre tuto:

Génération du fichier crypté
Vivado génère par défaut un fichier .bit. Le pilote s’attend à un autre format contenant un entête particulier. La
conversion se fait avec l’utilitaire bootgen fourni par le SDK de Vivado .
Cet outil attend un fichier .bif contenant :

a l l :
{
n o m d u b i t s t r e a m . b i t
}

qui sera ensuite fourni à bootgen :

../bin/bootgen −image fichierbif.bif −arch zynq −processbitstream bin

Suite à cette commande un fichier nom du bitstream.bit.bin est créé dans le répertoire courant.

Flasher par utilisation directe de fpga manager

Le fichier .bit.bin doit être copié/déplacé dans /lib/firmware.
Afin d’informer le pilote que le PL doit être flashé, et quel bitstream utiliser, la commande suivante est à utiliser :

echo " nom_du_bitstream.bit.bin " > /sys/class/fpga manager/fpga0/firmware

La ligne :

fpga-manager fpga0: writing nom_du_bitstram.bit.bin to Xilinx Zynq FPGA Manager

s’affichera en cas de succés et la LED connect´ee sur Prog done doit s’allumer (LED bleue sur la RedPitaya).

page 34 de tuto redpitaya UdFC

https://downloads.redpitaya.com/downloads/Unify/RedPitaya_OS_2.00-18_stable.img.zip

bitstream de test¶

Le test est un compteur qui fait clignoter les LED du Redpitaya

https://redmine.laas.fr/attachments/download/4689/led_fred.bit

https://redmine.laas.fr/attachments/download/4690/led_fred.bit.bin

pinout¶

Matlab Simulink HDL¶

Xilinx Vivado¶

La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.

Xilink_Vivado

Shared RAM PS (CPU) PL (FPGA)¶

Shared_RAM_CPU_FPGA