Project

General

Profile

Wiki » History » Version 49

Frédéric Blanc, 2023-12-07 10:26

1 9 Frédéric Blanc
h1. RedPitaya
2 1 Frédéric Blanc
3 42 Frédéric Blanc
{{toc}}
4
5 28 Frédéric Blanc
h2. Zynq-7000 SoC
6
7
The Zynq®-7000 family is based on the Xilinx SoC architecture. These products integrate a feature-rich dual-core or single-core ARM®
8
Cortex™-A9 based processing system (PS) and 28 nm Xilinx programmable logic (PL) in a single device. The ARM Cortex-A9 CPUs are
9
the heart of the PS and also include on-chip memory, external memory interfaces, and a rich set of peripheral connectivity interfaces.
10
11
AMD Zynq 7000 XC7Z010
12
13
*Vivado Select the device xc7z010clg400-1*
14
15
CLB Flip-Flops 35,200
16
Look-Up Tables (LUTs) 17,600
17
Logic Cells 28K
18
19 29 Frédéric Blanc
h2. Carte Redpitaya
20
21 32 Frédéric Blanc
!clipboard-202312041324-mzqat.png!
22 31 Frédéric Blanc
https://redpitaya.com/
23 13 Frédéric Blanc
!clipboard-202312011541-sbukm.png!
24 8 Frédéric Blanc
*Attention il existe plusieurs version de redpitaya*
25
26
STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.)
27
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html
28 1 Frédéric Blanc
29 9 Frédéric Blanc
pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24
30 1 Frédéric Blanc
31 10 Frédéric Blanc
!clipboard-202311231551-ugmwn.png!
32 12 Frédéric Blanc
!clipboard-202311271003-ym5pn.png!
33 9 Frédéric Blanc
!clipboard-202311231537-zevpq.png!
34 11 Frédéric Blanc
!clipboard-202311271000-jz8ux.png!
35 8 Frédéric Blanc
36 49 Frédéric Blanc
*connecteur E1* défini dans le fichier de contrainte *redpitaya.xdc*
37 47 Frédéric Blanc
*exp_n_tri_io* [0..7] (G18,H17,H18,K18,L15,L16,J16,M15)
38
*exp_p_tri_io* [0..7] (G17,H16,J18,K17,L14,L17,K16,M14)
39
*exp_p_trg* (M14) exp_p_tri_io[7]
40 1 Frédéric Blanc
*exp_n_alex*  [0..3]
41 48 Frédéric Blanc
*LED*
42
*led_o* [0..7] (F16,F17,G15,H15,K14,G14,J15,J14)
43 44 Frédéric Blanc
44
exp_n_tri_io[1.1] correspond a DIO1_N
45 15 Frédéric Blanc
frequence max 464.037Mhz
46 6 Frédéric Blanc
47 14 Frédéric Blanc
h2. OS
48 1 Frédéric Blanc
49 15 Frédéric Blanc
h3. OS 1.04
50
51
Please note that you need to change the forward slashes to backward slashes on Windows.
52
53
54 16 Frédéric Blanc
Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.
55 15 Frédéric Blanc
56
<pre><code class="shell">
57 17 Frédéric Blanc
scp red_pitaya_top.bit root@rp-xxxxxx.local:/root
58 15 Frédéric Blanc
</code></pre>
59
60
61 16 Frédéric Blanc
Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.
62 15 Frédéric Blanc
63
<pre><code class="shell">
64 17 Frédéric Blanc
redpitaya> ls
65 15 Frédéric Blanc
</code></pre>
66
67
68 16 Frédéric Blanc
Load the red_pitaya_top.bit to xdevcfg with
69 15 Frédéric Blanc
70
<pre><code class="shell">
71 17 Frédéric Blanc
redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg
72 15 Frédéric Blanc
</code></pre>
73
74 40 Frédéric Blanc
https://redmine.laas.fr/attachments/download/4691/STEMlab_125-xx_OS_1.04-18_stable.img.zip
75
76 15 Frédéric Blanc
h3. OS 2.0
77
78 25 Frédéric Blanc
sur l'ordinateur où est installer *Vivado*
79 24 Frédéric Blanc
80 15 Frédéric Blanc
Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)
81
82
<pre><code class="shell">
83
echo -n "all:{ red_pitaya_top.bit }" >  red_pitaya_top.bif
84
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w
85
</code></pre>
86
87 23 Frédéric Blanc
Bootgen se trouve dans ../Vivado/2023.1/bin
88 15 Frédéric Blanc
89
Send the file .bit.bin to the Red Pitaya with the scp command.
90
91
<pre><code class="shell">
92
scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root
93
</code></pre>
94 1 Frédéric Blanc
95 27 Frédéric Blanc
sur la *redpitaya*
96 1 Frédéric Blanc
97 24 Frédéric Blanc
Now establish an SSH communication with your *Red Pitaya* and check if you have the copy red_pitaya_top.bit.bin in the root directory.
98 15 Frédéric Blanc
99 24 Frédéric Blanc
<pre><code class="shell">
100
ls
101 15 Frédéric Blanc
</code></pre>
102
103 1 Frédéric Blanc
104 15 Frédéric Blanc
Load the red_pitaya_top.bit.bin image into the FPGA:
105
106
<pre><code class="shell">
107 24 Frédéric Blanc
/opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin
108 15 Frédéric Blanc
</code></pre>
109
110
111 19 Frédéric Blanc
*autre tuto:*
112
113 20 Frédéric Blanc
Génération du fichier crypté
114 43 Frédéric Blanc
Vivado génère par défaut un fichier .bit. Le pilote s’attend à un autre format contenant un entête particulier. La
115 20 Frédéric Blanc
conversion se fait avec l’utilitaire *bootgen* fourni par le *SDK de Vivado* .
116 1 Frédéric Blanc
Cet outil attend un fichier .bif contenant :
117 20 Frédéric Blanc
118
<pre><code class="shell">
119 21 Frédéric Blanc
a l l :
120
{
121
n o m d u b i t s t r e a m . b i t
122
}
123 20 Frédéric Blanc
</code></pre>
124
125
126
qui sera ensuite fourni à bootgen :
127
128
<pre><code class="shell">
129 26 Frédéric Blanc
../bin/bootgen −image fichierbif.bif −arch zynq −processbitstream bin
130 20 Frédéric Blanc
</code></pre>
131
132
133
Suite à cette commande un fichier nom du bitstream.bit.bin est créé dans le répertoire courant.
134
135
Flasher par utilisation directe de fpga manager
136
137
Le fichier .bit.bin doit être copié/déplacé dans /lib/firmware.
138
Afin d’informer le pilote que le PL doit être flashé, et quel bitstream utiliser, la commande suivante est à utiliser :
139
140
<pre><code class="shell">
141 1 Frédéric Blanc
echo " nom_du_bitstream.bit.bin " > /sys/class/fpga manager/fpga0/firmware
142
</code></pre>
143
144
145 20 Frédéric Blanc
La ligne :
146 21 Frédéric Blanc
<pre><code class="shell">
147
fpga-manager fpga0: writing nom_du_bitstram.bit.bin to Xilinx Zynq FPGA Manager
148
</code></pre>
149 18 Frédéric Blanc
150 21 Frédéric Blanc
s’affichera en cas de succés et la LED connect´ee sur Prog done doit s’allumer (LED bleue sur la RedPitaya).
151
152 34 Frédéric Blanc
page 34 de document:"tuto redpitaya UdFC"
153 15 Frédéric Blanc
154 41 Frédéric Blanc
https://downloads.redpitaya.com/downloads/Unify/RedPitaya_OS_2.00-18_stable.img.zip
155
156 33 Frédéric Blanc
h3. bitstream de test
157 14 Frédéric Blanc
158 39 Frédéric Blanc
Le test est un compteur qui fait clignoter les LED du Redpitaya
159
160 38 Frédéric Blanc
https://redmine.laas.fr/attachments/download/4689/led_fred.bit
161 39 Frédéric Blanc
162
https://redmine.laas.fr/attachments/download/4690/led_fred.bit.bin
163 3 Frédéric Blanc
164
h2. pinout
165 5 Frédéric Blanc
166 3 Frédéric Blanc
!clipboard-202304261053-qqtl1.png!
167
!clipboard-202304251234-p78ss.png!
168 1 Frédéric Blanc
169 2 Frédéric Blanc
h2. Matlab Simulink HDL
170
171
h2. Xilinx Vivado
172 4 Frédéric Blanc
173
La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.
174
175 7 Frédéric Blanc
[[Xilink_Vivado]]
176
177 1 Frédéric Blanc
h2. Shared RAM PS (CPU) PL (FPGA)
178 7 Frédéric Blanc
179 15 Frédéric Blanc
[[Shared_RAM_CPU_FPGA]]