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Frédéric Blanc, 2023-12-12 09:42

1 9 Frédéric Blanc
h1. RedPitaya
2 1 Frédéric Blanc
3 42 Frédéric Blanc
{{toc}}
4
5 28 Frédéric Blanc
h2. Zynq-7000 SoC
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The Zynq®-7000 family is based on the Xilinx SoC architecture. These products integrate a feature-rich dual-core or single-core ARM®
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Cortex™-A9 based processing system (PS) and 28 nm Xilinx programmable logic (PL) in a single device. The ARM Cortex-A9 CPUs are
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the heart of the PS and also include on-chip memory, external memory interfaces, and a rich set of peripheral connectivity interfaces.
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AMD Zynq 7000 XC7Z010
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*Vivado Select the device xc7z010clg400-1*
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CLB Flip-Flops 35,200
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Look-Up Tables (LUTs) 17,600
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Logic Cells 28K
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19 29 Frédéric Blanc
h2. Carte Redpitaya
20
21 32 Frédéric Blanc
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22 31 Frédéric Blanc
https://redpitaya.com/
23 13 Frédéric Blanc
!clipboard-202312011541-sbukm.png!
24 8 Frédéric Blanc
*Attention il existe plusieurs version de redpitaya*
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STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.)
27
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html
28 1 Frédéric Blanc
29 9 Frédéric Blanc
pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24
30 1 Frédéric Blanc
31 10 Frédéric Blanc
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32 12 Frédéric Blanc
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33 9 Frédéric Blanc
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34 11 Frédéric Blanc
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35 8 Frédéric Blanc
36 49 Frédéric Blanc
*connecteur E1* défini dans le fichier de contrainte *redpitaya.xdc*
37 52 Frédéric Blanc
les ports GPIO N et    P sont avec des Pullup interne (définie dans le fichier de contrainte)
38 47 Frédéric Blanc
*exp_n_tri_io* [0..7] (G18,H17,H18,K18,L15,L16,J16,M15)
39
*exp_p_tri_io* [0..7] (G17,H16,J18,K17,L14,L17,K16,M14)
40
*exp_p_trg* (M14) exp_p_tri_io[7]
41 50 Frédéric Blanc
*exp_n_alex*  [0..3] (L15,L17,J16,M15)
42 48 Frédéric Blanc
*LED*
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*led_o* [0..7] (F16,F17,G15,H15,K14,G14,J15,J14)
44 44 Frédéric Blanc
45
exp_n_tri_io[1.1] correspond a DIO1_N
46 15 Frédéric Blanc
frequence max 464.037Mhz
47 6 Frédéric Blanc
48 53 Frédéric Blanc
h3. Code commande
49
50
*STEMLab 125-14*
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Code commande RS: *127-1087*
53
https://fr.rs-online.com/web/p/oscilloscopes/1271087
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55
Code Commande farnell: *3935507* 
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https://fr.farnell.com/red-pitaya/izd0007/kit-de-d-m-stemlab-125-14-acq/dp/3935507
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Code Commande Mouser: *892-028* 
59 54 Frédéric Blanc
https://www.mouser.fr/ProductDetail/Red-Pitaya/28?qs=iS7aw2r6gpnjFgznl4%252BAvA%3D%3D
60 53 Frédéric Blanc
61 14 Frédéric Blanc
h2. OS
62 1 Frédéric Blanc
63 15 Frédéric Blanc
h3. OS 1.04
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65
Please note that you need to change the forward slashes to backward slashes on Windows.
66
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68 16 Frédéric Blanc
Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.
69 15 Frédéric Blanc
70
<pre><code class="shell">
71 17 Frédéric Blanc
scp red_pitaya_top.bit root@rp-xxxxxx.local:/root
72 15 Frédéric Blanc
</code></pre>
73
74
75 16 Frédéric Blanc
Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.
76 15 Frédéric Blanc
77
<pre><code class="shell">
78 17 Frédéric Blanc
redpitaya> ls
79 15 Frédéric Blanc
</code></pre>
80
81
82 16 Frédéric Blanc
Load the red_pitaya_top.bit to xdevcfg with
83 15 Frédéric Blanc
84
<pre><code class="shell">
85 17 Frédéric Blanc
redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg
86 15 Frédéric Blanc
</code></pre>
87
88 40 Frédéric Blanc
https://redmine.laas.fr/attachments/download/4691/STEMlab_125-xx_OS_1.04-18_stable.img.zip
89
90 15 Frédéric Blanc
h3. OS 2.0
91
92 25 Frédéric Blanc
sur l'ordinateur où est installer *Vivado*
93 24 Frédéric Blanc
94 15 Frédéric Blanc
Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)
95
96
<pre><code class="shell">
97
echo -n "all:{ red_pitaya_top.bit }" >  red_pitaya_top.bif
98
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w
99
</code></pre>
100
101 23 Frédéric Blanc
Bootgen se trouve dans ../Vivado/2023.1/bin
102 15 Frédéric Blanc
103
Send the file .bit.bin to the Red Pitaya with the scp command.
104
105
<pre><code class="shell">
106
scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root
107
</code></pre>
108 1 Frédéric Blanc
109 27 Frédéric Blanc
sur la *redpitaya*
110 1 Frédéric Blanc
111 24 Frédéric Blanc
Now establish an SSH communication with your *Red Pitaya* and check if you have the copy red_pitaya_top.bit.bin in the root directory.
112 15 Frédéric Blanc
113 24 Frédéric Blanc
<pre><code class="shell">
114
ls
115 15 Frédéric Blanc
</code></pre>
116
117 1 Frédéric Blanc
118 15 Frédéric Blanc
Load the red_pitaya_top.bit.bin image into the FPGA:
119
120
<pre><code class="shell">
121 24 Frédéric Blanc
/opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin
122 15 Frédéric Blanc
</code></pre>
123
124
125 19 Frédéric Blanc
*autre tuto:*
126
127 20 Frédéric Blanc
Génération du fichier crypté
128 43 Frédéric Blanc
Vivado génère par défaut un fichier .bit. Le pilote s’attend à un autre format contenant un entête particulier. La
129 20 Frédéric Blanc
conversion se fait avec l’utilitaire *bootgen* fourni par le *SDK de Vivado* .
130 1 Frédéric Blanc
Cet outil attend un fichier .bif contenant :
131 20 Frédéric Blanc
132
<pre><code class="shell">
133 21 Frédéric Blanc
a l l :
134
{
135
n o m d u b i t s t r e a m . b i t
136
}
137 20 Frédéric Blanc
</code></pre>
138
139
140
qui sera ensuite fourni à bootgen :
141
142
<pre><code class="shell">
143 26 Frédéric Blanc
../bin/bootgen −image fichierbif.bif −arch zynq −processbitstream bin
144 20 Frédéric Blanc
</code></pre>
145
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147
Suite à cette commande un fichier nom du bitstream.bit.bin est créé dans le répertoire courant.
148
149
Flasher par utilisation directe de fpga manager
150
151
Le fichier .bit.bin doit être copié/déplacé dans /lib/firmware.
152
Afin d’informer le pilote que le PL doit être flashé, et quel bitstream utiliser, la commande suivante est à utiliser :
153
154
<pre><code class="shell">
155 1 Frédéric Blanc
echo " nom_du_bitstream.bit.bin " > /sys/class/fpga manager/fpga0/firmware
156
</code></pre>
157
158
159 20 Frédéric Blanc
La ligne :
160 21 Frédéric Blanc
<pre><code class="shell">
161
fpga-manager fpga0: writing nom_du_bitstram.bit.bin to Xilinx Zynq FPGA Manager
162
</code></pre>
163 18 Frédéric Blanc
164 51 Frédéric Blanc
s’affichera en cas de succés et la LED connectée sur Prog done doit s’allumer (LED bleue sur la RedPitaya).
165 21 Frédéric Blanc
166 34 Frédéric Blanc
page 34 de document:"tuto redpitaya UdFC"
167 15 Frédéric Blanc
168 41 Frédéric Blanc
https://downloads.redpitaya.com/downloads/Unify/RedPitaya_OS_2.00-18_stable.img.zip
169
170 33 Frédéric Blanc
h3. bitstream de test
171 14 Frédéric Blanc
172 39 Frédéric Blanc
Le test est un compteur qui fait clignoter les LED du Redpitaya
173
174 38 Frédéric Blanc
https://redmine.laas.fr/attachments/download/4689/led_fred.bit
175 39 Frédéric Blanc
176
https://redmine.laas.fr/attachments/download/4690/led_fred.bit.bin
177 3 Frédéric Blanc
178
h2. pinout
179 5 Frédéric Blanc
180 3 Frédéric Blanc
!clipboard-202304261053-qqtl1.png!
181
!clipboard-202304251234-p78ss.png!
182 1 Frédéric Blanc
183 2 Frédéric Blanc
h2. Matlab Simulink HDL
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h2. Xilinx Vivado
186 4 Frédéric Blanc
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La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.
188
189 7 Frédéric Blanc
[[Xilink_Vivado]]
190
191 1 Frédéric Blanc
h2. Shared RAM PS (CPU) PL (FPGA)
192 7 Frédéric Blanc
193 15 Frédéric Blanc
[[Shared_RAM_CPU_FPGA]]