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Frédéric Blanc, 2023-11-23 11:25
| 1 | 1 | Frédéric Blanc | h1. Red Pitaya |
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| 3 | 8 | Frédéric Blanc | |
| 4 | *Attention il existe plusieurs version de redpitaya* |
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| 6 | STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.) |
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| 7 | https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html |
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| 11 | 6 | Frédéric Blanc | frequence max 464.037Mhz |
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| 13 | 3 | Frédéric Blanc | h2. pinout |
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| 15 | 5 | Frédéric Blanc | !clipboard-202304261053-qqtl1.png! |
| 16 | 3 | Frédéric Blanc | !clipboard-202304251234-p78ss.png! |
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| 18 | 1 | Frédéric Blanc | h2. Matlab Simulink HDL |
| 19 | 2 | Frédéric Blanc | |
| 20 | h2. Xilinx Vivado |
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| 22 | 4 | Frédéric Blanc | La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux. |
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| 24 | [[Xilink_Vivado]] |
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| 25 | 7 | Frédéric Blanc | |
| 26 | h2. Shared RAM PS (CPU) PL (FPGA) |
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| 27 | |||
| 28 | [[Shared_RAM_CPU_FPGA]] |