Project

General

Profile

Wiki » History » Revision 13

Revision 12 (Frédéric Blanc, 2023-11-27 10:03) → Revision 13/55 (Frédéric Blanc, 2023-12-01 15:41)

h1. RedPitaya 

 !clipboard-202312011541-sbukm.png! 
 


 *Attention il existe plusieurs version de redpitaya* 

 STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.) 
 https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html 

 pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24 

 !clipboard-202311231551-ugmwn.png! 
 !clipboard-202311271003-ym5pn.png! 
 !clipboard-202311231537-zevpq.png! 
 !clipboard-202311271000-jz8ux.png! 

 frequence max 464.037Mhz  

 h2. pinout 

 !clipboard-202304261053-qqtl1.png! 
 !clipboard-202304251234-p78ss.png! 

 h2. Matlab Simulink HDL 

 h2. Xilinx Vivado 

 La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux. 

 [[Xilink_Vivado]] 

 h2. Shared RAM PS (CPU) PL (FPGA) 

 [[Shared_RAM_CPU_FPGA]]