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Revision 26 (Frédéric Blanc, 2023-12-04 12:50) → Revision 27/55 (Frédéric Blanc, 2023-12-04 13:19)
h1. RedPitaya
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*Attention il existe plusieurs version de redpitaya*
STEMlab 125-14 *external clock* (The OS will *not boot* without providing an external clock.)
https://redpitaya.readthedocs.io/en/latest/developerGuide/hardware/125-14_EXT/top.html
pour modifier une STEMlab 125-14 *external clock* en STEMlab 125-14 normale il faut souder 2 resistances 0402 de 22R sur R26 et R25 et dessouder R23 et R24
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frequence max 464.037Mhz
h2. OS
h3. OS 1.04
Please note that you need to change the forward slashes to backward slashes on Windows.
Send the file .bit (red_pitaya_top.bit is the default name) to the Red Pitaya with the scp command.
<pre><code class="shell">
scp red_pitaya_top.bit root@rp-xxxxxx.local:/root
</code></pre>
Now establish an SSH communication with your Red Pitaya and check if you have the copy red_pitaya_top.bit in the root directory.
<pre><code class="shell">
redpitaya> ls
</code></pre>
Load the red_pitaya_top.bit to xdevcfg with
<pre><code class="shell">
redpitaya> cat red_pitaya_top.bit > /dev/xdevcfg
</code></pre>
h3. OS 2.0
sur l'ordinateur où est installer *Vivado*
Create .bif file (for example, red_pitaya_top.bif) and use it to generate a binary bitstream file (red_pitaya_top.bit.bin)
<pre><code class="shell">
echo -n "all:{ red_pitaya_top.bit }" > red_pitaya_top.bif
bootgen -image red_pitaya_top.bif -arch zynq -process_bitstream bin -o red_pitaya_top.bit.bin -w
</code></pre>
Bootgen se trouve dans ../Vivado/2023.1/bin
Send the file .bit.bin to the Red Pitaya with the scp command.
<pre><code class="shell">
scp red_pitaya_top.bit.bin root@rp-xxxxxx.local:/root
</code></pre>
sur la *redpitaya*
Now establish an SSH communication with your *Red Pitaya* and check if you have the copy red_pitaya_top.bit.bin in the root directory.
<pre><code class="shell">
ls
</code></pre>
Load the red_pitaya_top.bit.bin image into the FPGA:
<pre><code class="shell">
/opt/redpitaya/bin/fpgautil -b red_pitaya_top.bit.bin
</code></pre>
*autre tuto:*
Génération du fichier crypté
Vivado g´en`ere par d´efaut un fichier .bit. Le pilote s’attend `a un autre format contenant un entˆete particulier. La
conversion se fait avec l’utilitaire *bootgen* fourni par le *SDK de Vivado* .
Cet outil attend un fichier .bif contenant :
<pre><code class="shell">
a l l :
{
n o m d u b i t s t r e a m . b i t
}
</code></pre>
qui sera ensuite fourni à bootgen :
<pre><code class="shell">
../bin/bootgen −image fichierbif.bif −arch zynq −processbitstream bin
</code></pre>
Suite à cette commande un fichier nom du bitstream.bit.bin est créé dans le répertoire courant.
Flasher par utilisation directe de fpga manager
Le fichier .bit.bin doit être copié/déplacé dans /lib/firmware.
Afin d’informer le pilote que le PL doit être flashé, et quel bitstream utiliser, la commande suivante est à utiliser :
<pre><code class="shell">
echo " nom_du_bitstream.bit.bin " > /sys/class/fpga manager/fpga0/firmware
</code></pre>
La ligne :
<pre><code class="shell">
fpga-manager fpga0: writing nom_du_bitstram.bit.bin to Xilinx Zynq FPGA Manager
</code></pre>
s’affichera en cas de succés et la LED connect´ee sur Prog done doit s’allumer (LED bleue sur la RedPitaya).
page 34 de document:"tuto redpitaya UdFC"
https://redpitaya.readthedocs.io/en/latest/developerGuide/software/build/fpga/fpga.html#reprogramming-the-fpga-with-a-custom-image
https://github.com/RedPitaya/
h2. pinout
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!clipboard-202304251234-p78ss.png!
h2. Matlab Simulink HDL
h2. Xilinx Vivado
La carte Red Pitaya a une logique programmable faite par Xilinx et pour l'écrire pour décrire votre système numérique, vous devez utiliser le logiciel Vivado. Vivado sert à écrire votre système numérique avec un HDL et à implémenter votre système dans la logique programmable. Le résultat de la mise en œuvre d'un projet Vivado est un fichier appelé bitstream qui a une extension .bit, qui contient les informations sur les connexions des blocs logiques qui seront utilisés et les connexions entre eux.
[[Xilink_Vivado]]
h2. Shared RAM PS (CPU) PL (FPGA)
[[Shared_RAM_CPU_FPGA]]